내외 귀빈 여러분 최종현학술원의 과학혁신 시리즈에 참석하신 것을 환영합니다 저는 성균관대 신창환 교수입니다 오늘 세계적인 석학 분들과 함께 미래 과학혁신의 원동력으로서의 반도체 기술과 반도체 소재, 장치, 회로 분야의 기회와 도전 과제에 대해 알아볼 것입니다 반도체는 현대 사회에 없어서는 안 될 핵심 구성 요소가 됐습니다 산업 경쟁이 격화되고 각국이 기술 분야의 리더십을 확보하고자 노력하는 가운데 최근 반도체 공급망 부문의 혁신은 반도체 공급망이 세계 경제에 얼마나 중요한지 보여줬습니다 오늘 컨퍼런스에서는 네 분의 훌륭한 연사를 소개하겠습니다 올해 다시 이곳을 찾아 주신 수재 킹 류 교수님입니다 류 교수님은 지난해 제2회 최종현 학술원 과학혁신 컨퍼런스에서 기조 강연을 해 주셨습니다 오늘은 생활환경지능 시대를 위한 최신 칩 기술에 대해 설명하실 겁니다 차세대 트랜지스터, 밀리 볼트 및 초민감 스위치 광학 인터커넥트 및 광소자 집적 유연 전자소자, 내장형 비휘발성 메모리 실리콘 광소자+CMOS 집적, CMOS+NEMS 집적 그리고 UC버클리의 사이프 살라후딘 교수님은 주로 네거티브 커패시턴스 전계효과 트랜지스터에 초점을 맞춰 실리콘상의 초박막 강유전체의 에너지 효율적 논리 및 메모리 장치 응용에 대해 설명하실 것이고 한양대 최창환 교수님은 IEDM 2020에서 발행된 모놀리식 3D 반도체 공정 기술을 포함한 이종 집적에 대해 발표하실 것입니다 또한 한양대 한재덕 교수님은 자동화된 회로 설계 방법에 대해 설명하실 것입니다 세계적인 연사 분들을 모신 오늘 이 컨퍼런스가 청중 여러분께 미래 반도체 기술에 대한 귀중한 인사이트를 제공하기를 바랍니다 오늘 컨퍼런스를 끝까지 시청해 주세요 기조 강연의 첫 연사분을 소개하겠습니다 수재 킹 류 교수님은 전자공학 학사, 석사, 박사 학위를 1984년, 1986년, 1994년에 스탠포드대에서 취득하셨습니다 1992년부터 1996년까지 제록스 팔로 알토 연구 센터의 연구원으로 계셨고 1996년에는 UC버클리 전자공학 및 컴퓨터공학 학부 교수가 되셨습니다 현재는 UC버클리 공대 학장을 맡고 계십니다 류 교수님은 반도체 장치 및 기술 분야의 혁신으로 전 세계 학계와 업계에서 명망이 높으며 교육자이자 멘토, 행정가로서 존경받고 있습니다 IEEE(전기전자학회) 펠로우 미국 국립공학아카데미 임원 미국 국립발명가아카데미 펠로우 인텔 이사를 맡고 계십니다 류 교수님은 많은 상과 표창을 받으셨는데 대표적인 것이 핀펫 개발에 기여한 공으로 미국 국방고등연구기획청의 중요기술성취 대상을 수상하였습니다 핀펫은 지금 여러분이 사용하는 고성능 컴퓨터 칩에 사용되는 첨단 트랜지스터 설계를 말합니다 류 교수님의 발표를 들어보겠습니다 여러분 안녕하세요 최종현학술원 과학혁신 시리즈 행사에 참여하여 생활환경지능 시대의 최신 기술에 대한 제 생각을 공유하게 되어 기쁩니다 오늘 가상 콘퍼런스에 저를 초대해 주신 최종현학술원의 박인국 원장님께 감사드립니다 이 슬라이드는 미래 생활환경 지능 시대의 비전을 나타낸 것입니다 정보 커뮤니케이션 기술의 발달로 클라우드 컴퓨팅과 사물 인터넷이 부상하고 기계학습의 발달과 함께 머신 러닝도 향상됐습니다 이는 중요 인프라를 관리하여 미래의 스마트 도시를 실현하고 지능형 의료 기기를 관리하여 개인화된 의료 서비스 및 의약품을 실현하는 데 사용될 수 있습니다 인공 지능 시스템은 자동차를 자동화하고 교통 흐름을 최적화하여 스마트 고속도로를 실현하고 공장 운영 및 물류를 최적화하여 미래의 스마트 공장을 실현하는 데에도 사용될 수 있습니다 이제 인공 지능 시스템은 대량의 데이터를 실시간으로 처리해야 합니다 이는 컴퓨팅 장치가 지난 120년 동안 급속도로 발전한 덕분에 가능한 것입니다 오늘날 컴퓨팅 장치는 뇌의 역량에 빠르게 가까워지고 있습니다 커즈와일의 법칙은 가장 발전된 컴퓨팅 장치의 성능을 초당 계산 수로 측정했을 때 이 성능이 시간이 지날수록 기하급수적으로 증가한다고 밝히고 있습니다 이는 기술 혁신 자체가 정보 기술의 발전에 의해 가속되기 때문입니다 커즈와일의 법칙의 바탕이 되는 무어의 법칙은 가장 발전된 마이크로 프로세서 칩의 트랜지스터 수가 2년마다 2배로 증가한다고 규정합니다 지난 50년 동안 칩 제조 기술의 지속적 발전으로 점점 작은 트랜지스터를 만들 수 있게 됐고 더 많은 트랜지스터가 회로 하나에 집적되어 성능을 높이면서 비용은 낮춰 왔습니다 이를 통해 새로운 전자기기가 더 큰 정보 처리 역량을 갖게 되면서 시장이 커졌습니다 반도체 기업은 일반적으로 매출 또는 수익의 일부를 제조 기술 발전에 투자하여 이 선순환을 계속 이어가려고 합니다 오늘날 가장 발전된 마이크로 프로세서 제품에서는 회로 하나에 약 400억 개의 트랜지스터가 집적되어 있습니다 무어의 법칙은 트랜지스터에 사용되는 소재, 공정, 구조의 발전에 기반합니다 이를 통해 오늘날 가장 발전된 칩의 트랜지스터는 20nm까지 작아졌습니다 2000년대에 인텔은 실리콘 게르마늄 소재를 처음으로 p채널 트랜지스터의 소스 및 드레인 영역에 통합하여 채널 영역에서 기계적 변형을 유도함으로써 소스와 드레인 사이의 전자 전하 흐름을 촉진하고 트랜지스터 성능을 높였습니다 또한 인텔은 처음으로 금속 게이트 소재와 고유전 절연 소재를 통합해 대량 생산하여 채널 전하 게이트 제어를 개선하고 게이트 크기를 줄이면서도 차단상태에서 누설전류을 보다 잘 제어할 수 있게 만들었습니다 2011년 이후 첨단 트랜지스터 구조가 인텔을 시작으로 대량 생산에 도입되었습니다 오늘날 최첨단 마이크로 프로세서는 지느러미 모양 채널 영역을 갖춘 트랜지스터를 활용합니다 10nm 게이트 길이로 확장성을 제공하기 때문입니다 이 지느러미 모양 트랜지스터는 핀펫이라고 불립니다 게이트 길이를 10nm 미만으로 축소하려면 게이트 전극을 채널 영역 주변에서 완전히 감싸야 합니다 또한 차단 상태에서 원치 않는 누설전류를 억제하고 레이아웃 영역 효율을 높이고 유닛 영역의 전류를 늘리려면 여러 채널 영역을 겹쳐서 쌓아야 합니다 그래서 미래에는 여러 겹으로 쌓인 나노 시트 트랜지스터가 양산에 사용되어 게이트 길이를 10nm 미만으로 줄일 것입니다 현재 마이크로 프로세서 칩의 트랜지스터는 보통 단순하게 전자 스위치를 켜고 끄면서 디지털 로직 기능을 수행합니다 그러나 스마트폰과 태블릿처럼 컴퓨팅을 넘어선 기능을 갖춘 현대적 전자 정보 기기는 무선 주파 신호를 사용해서 무선으로 정보를 전달합니다 소리, 움직임, 빛 탐지 등 다양한 센서 기능도 들어 있습니다 이런 기능은 초박형 필름 공진기와 MEME라고도 불리는 마이크로 전자 기계 장치, 그리고 광소자 장치의 기술적 발전 덕분에 가능해졌습니다 생활환경지능을 실현하려면 극복해야 할 기술적 장애물이 많습니다 이런 장애물은 흥미로운 혁신 기회를 제시합니다 예를 들어 컴퓨팅 장치가 소비하는 전력은 정보 커뮤니케이션 기술이 확산됨에 따라 기하급수적으로 증가했습니다 미래의 전력 위기를 피하려면 에너지 소비가 효율적인 새 컴퓨팅 기기와 정보 커뮤니케이션 기술이 집적 회로 설계 및 칩 아키텍처의 혁신과 함께 개발되어야 합니다 사물 인터넷은 무선 센서 장치가 비침투적이고 쉽게 구축되고, 가격이 저렴해야 주류 기술이 될 것입니다 예를 들어, 건강 및 활동을 모니터링하는 장치는 웨어러블하고 독립적이어야 하며 다양한 감각 통합, 정보 처리, 커뮤니케이션 및 저장 공간 에너지 획득 및 에너지 저장 기능을 하나의 작은 폼 팩터에 담아야 합니다 마지막으로 데이터 수집의 증가로 인해 더 많은 데이터를 실시간으로 저장 및 처리하여 실행 가능한 인사이트를 확보하려는 수요가 높아지고 있습니다 이런 문제와 기회를 모두 망라하기 위해 버클리 캘리포니아대의 버클리신기술연구(BETR)센터는 소재, 공정, SSD에서 혁신을 주도하며 미래의 유비쿼터스 정보 시스템을 실현하고 있습니다 인공 지능 시스템은 항상 깨어 있고 다른 많은 기기와 상호작용 및 네트워킹한다고 생각해 보면 미래의 전자 기기는 훨씬 에너지 소모가 효율적이어서 유비쿼터스를 실현하고 웨어러블에 필요한 유연 기판과 호환되어야 합니다 BETR 센터는 물리적 전자 연구의 허브이며 이곳에선 다양한 버클리대학 교수가 연구하고 있습니다 여기 여러 버클리 교수님들은 전자 공학, 컴퓨터 공학, 재료 공학으로 협력하며 미래 전자 장치 및 정보 시스템의 기술적 토대를 마련하고 있습니다 또한 BETR 센터는 장기적 연구 협력 및 지식 이전을 위한 기업 상호작용의 중심지입니다 회원사는 혁신적 아이디어 및 연구 결과를 미리 제공받고 학생 및 교수진과 교류하며, 학생은 회사의 잠재적 직원이 됩니다 대학 연구자는 이런 교류를 통해 업계와 사회가 직면한 문제에 대한 인사이트를 얻고 자신의 연구가 실제 문제 해결에 적용된 사례를 봅니다 BETR 센터 기업 회원 가운데 선도적 메모리 칩 제조업체인 SK 하이닉스도 있습니다 센터의 반기별 워크숍에서는 이 회사 직원들이 모두 참여해서 UC버클리의 연구진을 만날 뿐 아니라 전 세계 반도체 생태계에 대해 회사끼리 정보를 교환하기도 합니다 BETR 센터에서 실시된 연구는 여기 보이는 다양한 분야로 조직됩니다 남은 발표 시간 동안 이 표를 통해 여러 연구 프로젝트의 개요를 보여드리겠습니다 우선 BETR 센터의 에너지 효율적인 직접 시스템을 위한 장치 연구는 제프리 보코어 교수, 알리 자비 교수, 저와 사이프 살라후딘 교수, 엘리 야블로노비치 교수가 합니다 훨씬 낮은 전압에서 작동하는 스위치 디자인 및 트랜지스터를 찾는 연구입니다 1V에 가까운 전압이 아니라 밀리볼트로 작동되는 디지털 로직을 개발하려는 것입니다 또한 새 스위치를 나노 조립 연구실에서 제조하기에 앞서 이론적 분석 및 컴퓨터 보조 설계 도구를 활용하여 스위치를 연구, 시뮬레이션, 최적화합니다 저희가 개발한 밀리볼트 스위치 중에는 저희 연구 그룹이 개발한 전기 기계 스위치도 있습니다 기계식 스위치의 장점은 차단 상태에서 누설전류가 0이어서 대기 전력 소비가 0이라는 것입니다 기계식 스위치는 또한 훨씬 적은 수의 스위치로 기능이 구현되므로 여기 보시는 2:1 다중 회로의 회로 다이어그램에는 계전기가 두 개뿐이지만 기존 트랜지스터 기술에서는 트랜지스터가 최소한 8개는 있어야 이 기능이 구현됩니다 여기 가운데에는 계전기가 2개인 회로의 마이크로 그래프가 있고 오른쪽에는 측정된 전압 파형이 있습니다 이쪽은 입력 파형인데 전압 대 시간과 측정된 출력 전압 파형을 보면 이 2:1 다중 회로의 기능은 불과 50mV의 진폭 신호로 작동하고 있습니다 이는 대략 지금 트랜지스터에 요구되는 전압보다 10배 작습니다 이는 막대한 동적 전력 소비 감소로 이어집니다 또한 BETR 센터에는 초박형 그래핀 나노리본 트랜지스터 장치를 연구하는 보코어 교수의 그룹도 있습니다 이건 아주 얇은 그래핀 나노리본의 마이크로 그래프인데 두께가 1nm 미만이며 균등한 밴드 갭 에너지를 얻기 위해 원자적으로 완벽하게 매끄러운 가장자리에서 조립됩니다 그래서 트랜지스터 성질을 잘 제어할 수 있습니다 보코어 교수의 그룹은 이 그래핀 나노리본으로 조립된 트랜지스터를 선보였습니다 이건 처음으로 작동한 그래핀 나노리본 트랜지스터의 전류 대비 게이트 전압을 나타낸 그래프입니다 이 장치는 체적당 표면적 비율이 굉장히 크기 때문에 화학적으로 아주 민감한 응용분야에 적합합니다 다음으로는 BETR 센터에서 실시되고 있는 광소자 기술 연구에 대해 말씀드리겠습니다 오늘날 실리콘 광소자 기술은 서버와 데이터 센터 간의 고속 정보 통신에 사용됩니다 광학적 신호는 전압 신호보다 장거리에서 더 빨리 전파되고 에너지 효율도 좋기 때문입니다 빛도 도파관으로 작동하는 실리콘 마이크로 구조를 통해 칩에서 정보를 전송하는 데 사용될 수 있습니다 그러나 소형 산광기기의 효율성을 대폭 높이고 광소자 탐지기의 민감도도 높여야 칩 내 광학 인터커넥트의 에너지 효율을 전자 인터커넥트보다 높일 수 있습니다 그래서 알리 자비 및 블라디미르 스토야노비치 우밍, 엘리 교수 그룹의 BETR 센터 연구자들은 광학 안테나를 넣어 빛의 즉각적인 다이오드 발산 속도를 높이고 광소자 탐지기의 속도, 용량, 광학 흡수 사이의 상충 효과를 완화할 접근법을 찾고 있습니다 BETR 센터 연구에는 패키지 레벨의 전자 및 광소자 장치 통합과 실리콘 광소자 칩의 통신 대역폭을 높이기 위한 고속 광학 스위치 및 집적 회로 디자인 혁신 개발 등도 포함됩니다 예를 들어 우빙 교수의 연구 그룹은 2차원 무작위 액세스 광학 빔 스티어링 시스템을 개발했는데 여기 왼쪽에 개념이 나와 있고 가운데에는 집적 회로 사진이 있습니다 이 장치들은 광 탐지 및 거리 측정 라이더(LiDAR) 기술과 자유 공간 광학 통신 등 여러 응용의 핵심 부품입니다 이 시스템은 절연 웨이퍼 기판의 실리콘을 사용하여 구현되며 20x20 초점면 스위치 배열로 구성돼 있습니다 이는 마이크로 전기 기계 스위치로 구현되며 열과 행이 무작위인 액세스 2D 빔 스티어링 기능을 가지고 32도x32도의 넓은 시야각을 달성하며 빔 산란이 매우 적고 마이크로초 이하의 재구성 시간만으로도 전환됩니다 알리 자비 교수는 아주 새로운 빛 방출 장치 설계를 개발했는데 이 장치는 넓은 반도체 소재를 사용하여 아주 넓은 범위의 파장에서 유기전기발광을 달성합니다 자비 교수는 금속 산화 반도체 구조에 충분히 큰 게이트 전압을 가하여 음극과 양극을 전환하고 이를 통해 반도체 필름에서 에너지 밴드 결합을 달성하여 정공과 전자, 음전하와 양전하가 소스 전극에서 반도체 레이어로 주입되게 합니다 정공과 전하를 모두 주입함으로써 전하와 정공이 반도체 소재에서 재결합하여 빛을 발광하게 할 수 있습니다 이 장치의 새로운 측면은 탄소 나노튜브를 사용하여 다공성 전극을 형성하고 이를 통해 반도체 소재가 이 접촉 전극 이후까지 형성되게 한다는 겁니다 이는 반도체 소재를 위한 공정 통합상의 제약을 완화하여 다양한 반도체 소재를 발광용으로 사용될 수 있게 합니다 여기 오른쪽에 보이는 것은 다양한 반도체 소재를 사용하여 여러 파형의 새로운 구조로부터 빛을 방출하는 실험입니다 반도체 소재와 빛의 파형 범위는 적외선부터 자외선까지이며 다시 말해 전체 광학 스펙트럼에 해당합니다 이 새 장치 기술은 측량학, 센서 기술 등 전기발광 분광학 분야에서 응용될 수 있습니다 이제 유연 전자소자의 영역에서 유연 전자소자 장치가 널리 퍼지고 상호작용하기 위해서는 새로운 제조 및 배포 패러다임이 필요하다는 것을 알고 있습니다 이런 장치에는 정보 디스플레이, 제어 논리 회로망이 탑재된 센서 등이 포함됩니다 애나 애리아스 교수와 알리 자비 교수, UC버클리 연구진이 주도하는 연구는 웨어러블하고 유연한 전자소자를 개발하고 있습니다 이는 롤투롤 공정, 레이어 이송, 고해상도 프린팅, 패키징 등에 필요한 도구 공정, 소재를 통해 실현됩니다 유연한 기판에서 고성능 반도체 장치를 완성할 때 근본적인 문제는 결함이 없는 결정 반도체 레이어를 플라스틱 소재상에 형성하기가 힘들다는 것입니다 플라스틱 소재에는 결정 소재 성장의 틀이 될 결정 구조가 없기 때문입니다 또한 플라스틱 기판은 일반적으로 아주 높은 공정 온도를 버티지 못합니다 자비 교수의 그룹은 최근 TLP 결정 성장이라는 획기적 기술을 개발했는데 기술은 비정질 기판 위에서 형태가 제어된 단결정 반도체 소재의 직접 성장을 실현합니다 이는 섭씨 220도를 넘지 않는 온도를 사용하여 폴리아미드에서 결정질 인듐 인화물의 성장을 보여주므로 향후 이 고성능 결정 반도체 장치를 유연 기판에서 형성할 수 있습니다 애리아스 교수의 그룹은 저비용 롤투롤 프린팅, 블레이드 코팅 또는 유기 결합 기술을 활용하여 플라스틱 상에 조립될 수 있는 다양한 센서를 개발하고 있습니다 전위차 기계 전송 현상을 활용하여 신축성있는 기계적 센서를 개발했습니다 이 센서는 단순하고 단일 전극만 필요로 하기 때문에 픽셀 밀도를 높여서 센서의 해상도를 높임으로써 기존의 듀얼 전극 모드 전자 스킨에 비해 뛰어난 데이터 획득 속도를 실현합니다 이 오른쪽에 표시된 장치는 전체 솔루션 공정 기술을 통해 제조되었는데 이 장치는 초 저전력 소비, 높은 조절성 뛰어난 정적 및 동적 기계 자극 감지 역량을 보여주면서 로봇공학, 보철, 의료 분야의 응용 가능성을 제시했습니다 이제 모바일 기기와 사물 인터넷 기기는 비휘발적인 형태로 정보를 저장해야 합니다 이에 따라 새로운 내장형 비휘발성 기억 장치 기술이 필요합니다 이를 위해 보코어 교수 연구 그룹과 저 라마무르시 라메시, 사이프 살라후딘, 블라디미르 스노야노비치 교수는 디지털 논리 회로와 하나로 통합될 수 있는 새롭고 혁신적인 비휘발성 기억 장치를 연구해 왔습니다 그 장치에는 나노 전자 기계 스위치, CMOS 회로를 위해 비교적 낮은 공정 온도로 조립될 수 있는 나노미터 단위의 자기 및 강유전체 장치를 포함합니다 예를 들어 보코어 교수와 살라후딘 교수는 초고속 자기 소자로 구동되는 전류 흐름을 개발하기 위해 협업했습니다 즉 전류를 활용하여 작은 전기의 상태를 전환할 수 있어 비휘발적인 정보 저장에 활용이 가능합니다 이들이 보여준 것은 단 6ps 전류의 전기 펄스가 작은 나노스케일 자석의 자화를 전환할 수 있다는 사실입니다 이 나노 자석을 오늘날 트랜지스터와 유사한 20nm 크기로 확장할 수 있다면 이 자석은 불과 펨토줄 단위의 에너지만으로 전환이 가능하여 전력 소비를 크게 낮출 것입니다 살라후딘 교수의 그룹은 최근 비정질 규화철 및 코발트 레이어 구조물에서 생성된 전자 스핀 궤도에 대해 획기적인 발견을 해냈습니다 이쪽과 오른쪽 그림에 나와 있습니다 이 발견이 중요한 이유는 우리가 오늘날 고용량 CMOS 기술에 들어가는 일반적인 규화 소재를 사용하여 CMOS와 쉽게 통합되는 스핀트로닉 장치를 구현할 수 있게 했기 때문입니다 따라서 이는 내장 비휘발성 메모리 기술 영역의 흥미로운 발전이라고 할 수 있습니다 이제 미래의 정보 통신 시스템은 보코어 교수, 저, 소피아 셀, 블라디미르 스토야노비치 교수의 연구를 위한 폭넓은 맥락을 결정합니다 우리는 물리적 전자 및 집적 회로 설계 또는 새 SSD 기술과 컴퓨터 아키텍처의 공동 최적화에서 혁신을 연결하는 프로젝트를 함께하고 있습니다 집적 시스템의 장치 모델링과 시뮬레이션을 통해 에너지 효율과 성능 사이의 균형을 특정 응용을 위한 새 장치 기술의 장점을 실험적으로 보여줄 테스트베드 설계에 맞춰 최적화할 수 있습니다 한 가지 예시는 스토야노비치 교수 그룹이 개발한 광위상 변환 배열 기술입니다 여기 보시는 대로 웨이퍼 스케일 3차원 광소자 집적과 CMOS 회로를 기반으로 하고 있습니다 3D 집적에서 전자 장치의 광소자는 광소자 장치가 전자 장치와 독립적으로 맞춤 설정되도록 허용하며 이를 통해 집적 자유 공간 시스템 설계의 무한한 기회가 열리게 됩니다 통과 산화물 비아를 통한 두 레이어 사이의 유연하고 밀도가 높은 연결은 3D 인터커넥트의 밀도를 높이며 컴팩트 다이 내에서 대규모 활성 구멍 격자를 달성합니다 따라서 광위상 변환 배열 프로토타입은 넓은 범위의 2D 스티어링을 달성하면서도 평균 전력 요소당 20mW의 전력만을 소비합니다 저와 스토야노비치 교수는 협업을 통해 저전력 기능을 구현하는 컴팩트 아키텍처를 개발했습니다 여기 보시는 것이 한 가지 사례인데 저희는 연산 회로보다 에너지 소비가 효율적이고 더 빠른 룩업 테이블을 구현했습니다 여기서 저희가 한 작업은 기존 CMOS 공정의 표준 BEOL 교차 금속 레이어를 사용하여 나노 전자 기계 스위치를 개발한 것입니다 이 왼쪽에 보이는 것은 TSMC에서 표준 16nm 공정 기술로 제조된 칩의 전자 마이크로 그래프 크로스 섹션을 스캔한 것입니다 여기 하단에 핀펫이 있고 그 위로 여러 레이어의 금속이 패턴을 이뤄서 재구성 가능한 인터커넥트를 형성하도록 활성화될 수 있는 이동식 스위치를 형성합니다 저희 대학원생은 이 재구성 가능한 인터커넥트가 비휘발적인 방식으로 상태를 유지하고 CMOS 회로와 통합되어 룩업 테이블을 구현한다는 사실을 보여줬습니다 그 기능은 오른쪽 전압 파형으로 측정됩니다 즉 기본적으로 이 CMOS와 NEMS 기술이 기존 양산 공정에서 구현되면 아주 전력 소비가 낮고 속도가 빠른 회로를 활용하여 데이터를 조회함으로써 에너지 소비를 줄이고 정보를 계산합니다 미래에는 데이터 검색 작업이나 디코딩에도 사용될 수 있습니다 인공 지능의 부상으로 성능과 에너지 효율을 극대화하기 위해 머신 러닝에 특화된 칩 아키텍처 개발이 급물살을 탔습니다 이 교수들은 딥 뉴럴 네트워크에 사용되는 대규모 행렬 연산에 전문화된 하드웨어 가속기를 연구하고 있습니다 BETR 센터의 연구자들은 조합 최적화 문제를 풀기 위해 작용 연구, 금융 및 회로 설계 등에서 볼 수 있는 새 하드웨어 접근법을 개발 중입니다 예를 들면 나노 전자 기계 스위치 배열 기타 새 스위치와 아키텍처 인식 네트워크 조절 기술 NP-난해 최적화 문제를 복잡한 퀀텀 비츠 없이 풀 수 있는 아날로그 기계 등이 있습니다 이 왼쪽에 보이는 것은 야블로노비치 교수 그룹의 예시입니다 이 그룹은 조합 최적화에 연속적 시간 아날로그 회로를 사용하는 방법을 연구하고 있습니다 예를 들어 이 그룹은 왼쪽과 같은 전기 LC 발진기 기반 아이징 기계를 설계 및 분석했습니다 이 시스템은 최적화 이론에서 잘 알려진 라그랑지 승수법을 물리적으로 구현한 것입니다 이는 제어 시스템, 작용 연구, 인공 지능 등에서 활용됩니다 또 다른 예시로 사이프 살라후딘 교수 그룹은 NP-난해 조합 최적화 문제를 효율적으로 풀 수 있는 확률적 신경망으로서 제한 볼츠만 머신을 성공적으로 사용했습니다 특히 오른쪽에 보시다시피 RBM 구조와 샘플링 알고리즘이 아이징 모델 문제에 대해 제시됐습니다 이 결과는 NP-난해 및 NP-완전 문제를 해결하여 물류, 일정 관리, 자원 할당 등의 분야에 광범위한 영향을 미칠 병렬 확률적 컴퓨팅의 가능성을 제시합니다 지금까지 비록 트랜지스터 축소가 실질적인 한계에 도달했다고 해도 정보 통신 기술의 요구 조건을 충족하기 위해 칩의 기능과 에너지 효율을 개선할 다른 방법이 개발되고 있음을 간단히 보여드렸습니다 아직 소재, 장치, 아키텍처에 기술 발전의 선순환을 유지하고 생활환경지능 시대로 나아가기 위한 개선의 여지가 많이 있습니다 앞으로 유비쿼터스하게 생활환경지능을 실현하여 모든 글로벌 사회 구성원의 건강, 안전, 삶의 질을 개선할 정보 기술을 기대해도 좋을 것 같습니다 들어 주셔서 감사합니다 기조 강연의 두 번째 연사분을 소개하겠습니다 사이프 살라후딘 교수님은 UC버클리 전자공학 및 컴퓨터공학 학부의 TSMC 석좌 교수입니다 2003년 방글라데시 기술공학대학(BUET)에서 전기전자공학 학사를 2007년 퍼듀대에서 전자 및 컴퓨터 공학 박사 학위를 받으셨습니다 2008년에는 UC버클리대 전자공학 및 컴퓨터공학 교수가 되셨습니다 살라후딘 교수님은 저전력 전자 장치 및 스핀트로닉 장치를 위한 새로운 장치 물리학을 개념화 및 탐구하는 작업을 해 오셨으며 미국 정부가 젊은 과학자와 공학자에게 수여하는 최고의 영예인 젊은 과학자 및 기술자 대통령상(PECASE)을 수상하셨습니다 그밖에도 살라후딘 교수님은 NSF CAREER 대상 IEEE 나노기술 젊은 과학자 대상 공군과학연구소(AFOSR) 및 군사연구소(ARO)의 젊은 연구자 대상 등을 수상하셨습니다 살라후딘 교수님은 버클리대 장치 모델링 센터와 버클리대 음 전기용량 트랜지스터 센터의 공동 이사를 맡고 계십니다 2013년부터 2016년까지 IEEE 전자 장치 학술지 편집 위원을 지내셨으며 2014년부터 2016년까지 IEEE 전자 장치 학회의 나노기술 위원회 위원장을 역임했습니다 현재는 IEEE와 APS의 펠로우를 맡고 계십니다 이제 살라후딘 교수님의 발표를 들어보겠습니다 우선 제 연구를 발표할 기회를 주신 주최측에 감사드립니다 오늘 이 자리에 서게 되어 영광입니다 오늘 기능적인 소재로서의 초박막 강유전체 그리고 이를 에너지 측면에서 효율적인 논리 및 기억 장치에 응용하는 방법에 대해 설명하겠습니다 컴퓨팅 작업 부하는 시간과 함께 변하고 있습니다 오늘날 가장 지배적인 컴퓨팅 워크로드는 인공 지능입니다 우리 모두 알고 있죠 역사를 돌이켜 보면 무엇이 오늘날의 AI 혁신을 가능케 했는지를 위키피디아에서 찾아볼 수 있습니다 2012년 9월 30일, 알렉스넷이 탑5 오류율 15.3%를 달성했습니다 여기서부터 모든 게 시작됐습니다 이것이 가능했던 이유는 딥러닝 혁신의 핵심 재료인 GPU를 활용했기 때문입니다 이게 무슨 말이냐면, 인공 지능 알고리즘은 하드웨어의 지속적인 발전 덕분에 가능해졌다는 겁니다 하드웨어의 발전이 GPU를 발전시키고 그 발전이 인공 지능의 대규모 모델 문제를 푸는 열쇠가 됐습니다 물론 우리가 GPU를 좀 더 자세히 들여다보면 예를 들어 엔비디아 볼타 GPU는 오늘날 210억 개의 트랜지스터로 구성돼 있습니다 아주 자랑스럽게도 버클리에서 만든 핀펫 구조로 만들어졌죠 이는 현재의 컴퓨팅 작업 부하가 하드웨어의 발전 덕분에 가능해졌다는 것을 의미합니다 트랜지스터 밀도나 SRAM 비트 밀도의 증가를 보면 그 발전을 확인할 수 있습니다 예를 들어 이 차트를 보시면 트랜지스터 밀도와 SRAM 비트 밀도가 모두 나타나 있는데 둘 다 지난 50년 동안 기하급수적으로 증가했습니다 이 덕분에 오늘날의 컴퓨팅 혁명이 가능했던 것입니다 이 슬라이드는 AMD의 CEO인 리사 수의 프레젠테이션에서 가져온 것입니다 수는 2019년 ERI DARPA 서밋에서 이 발표를 했는데 그 내용은 지난 10년 동안 달성된 성능 향상을 돌이켜 봤을 때 50% 이상이 장치 소재 및 프로세싱 부문의 혁신에서 이뤄졌다는 겁니다 이는 하드웨어의 개선이 현재의 컴퓨터 혁신에 매우 중요한 요소로 남아 있다는 것을 보여줍니다 이런 사실은 저희처럼 소재와 장치 분야에서 일하는 사람이 혁신을 계속 추구할 동기를 부여합니다 이런 맥락에서 버클리대학의 저희 그룹은 기능적인 소재로서의 강유전체 소재를 연구하고 있습니다 저희는 강유전체가 트랜지스터나 메모리 장치 같은 컴퓨팅 장치에 쉽게 말해 강유전체 소재는 영구 쌍극자를 갖는 유전체입니다 이 그림을 보면서 설명하겠습니다 예를 들어 강유전체는 쌍극자를 위아래에 가질 수 있기 때문에 강유전체 절연체는 모든 쌍극자가 위에 있거나 아래에 있는 두 상태를 가질 수 있습니다 그래서 분극 전압 특징에서 이 두 가지 상태가 나타납니다 한 상태에서 다른 상태로 가려면 전압이 필요합니다 그래서 이렇게 분극화 상태가 두 개 있는 소재에서 소재에서 상태를 변경하려면 전압을 가해야 하고 이때 분극화의 함수로서 잠재적 에너지인 에너지 경관은 여기 보시는 바와 같습니다 두 분극화 상태의 에너지가 같기 때문에 'W' 형태로 나타나며 여기 있을 수도 저기 있을 수도 있습니다 그래서 에너지 상태에서 축퇴가 일어나는데 상태 변화에 전압이 필요하다는 것은 두 상태 사이에 에너지 장벽이 있다는 뜻입니다 그래서 이만큼의 에너지를 외부로부터 적용해서 소재가 상태를 바꾸게 해야 합니다 최근 잠재적인 강유전체 응용과 관련하여 다양한 장치가 문헌에서 논의되고 있습니다 예를 들어 버클리에서 저희는 네거티브 커패시턴스 FET를 연구하고 있습니다 저희는 이것이 첨단 트랜지스터에 요구되는 공급 전압을 줄일 수 있다고 봅니다 강유전체 터널 접합을 생각해 볼 수도 있는데 그 작동 원리에 대해서는 잠시 후에 설명하겠습니다 강유전체를 메모리에 응용하는 것도 가능합니다 강유전체를 트랜지스터 게이트 위에 놓고 쌍극자를 메모리 상태로 사용하는 겁니다 강유전체를 뉴로모픽에 응용하는 방안에 대해 연구하는 사람들도 있습니다 이렇게 강유전체는 최근 수년 동안 다양한 응용 방안이 연구되고 있으며 전기 학계에서 아주 많은 관심을 갖는 주제입니다 그러나 강유전체를 첨단 장치에 채택할 때 나타나는 근본적인 문제가 있습니다 지금 보시는 것은 핀펫의 마이크로 그래프입니다 전자 장치가 발전할수록 그 사이의 피치는 계속 내려갑니다 예를 들어 40nm 핀펫 트랜지스터에서 핀 피치는 43nm 정도입니다 현재 저희는 핀 피치가 아주 작은 3nm 노드 트랜지스터까지 가능하다고 보고 있습니다 핀 피치가 그 정도로 작아지거나 두 핀 사이의 공간이 그렇게 좁아지면 이 사이에 들어가야 할 여러 소재를 넣을 공간이 부족해집니다 예를 들어 이 두 핀 사이의 공간에는 게이트 쌍극자 일함수 금속, 게이트 금속 자체가 들어가야 합니다 실제로 저희가 업계 관계자들과 이야기할 때는 여기에 2nm 게이트 쌍극자조차 들어가기 힘들다는 말까지 나옵니다 강유전체 소재를 첨단 트랜지스터 게이트에 사용하려면 이 공간에 2nm 이상 할당할 수가 없습니다 한편 강유전체의 역사를 돌이켜 보면 우리가 강유전체를 알게 된 지는 100년도 넘었습니다 바로 지난해에 강유전체 발견 100주년을 기념했죠 이렇게 오랜 역사 동안 우리가 알아낸 사실 하나는 종래의 강유전체를 아주 얇게 만들 수가 없다는 것입니다 예를 들어 이것은 종래의 페로브스카이트 강유전체 두께를 함수로 나타낸 것입니다 여길 보시면 20nm 이하로 내려가는 순간부터 약해지기 시작합니다 6~7nm쯤 되자 강유전체가 굉장히 약해집니다 5nm 이하에서는 거의 없다시피 합니다 그런데 첨단 장치에서는 2nm 두께가 필요합니다 이는 강유전체를 첨단 소재에 사용하려면 반드시 극복해야 할 근본적 문제로 여겨집니다 그래서 저희는 새로운 유형의 강유전체를 연구할 때 이 부분에 유의하고 있습니다 예를 들어 도핑된 하프늄 이산화물도 강유전체가 될 수 있다는 사실이 알려져 있는데 이 소재는 실리콘 트랜지스터와 공정이 호환됩니다 이 소재가 전기를 잃기 전까지 얼마나 얇게 만들 수 있을지 알아보려고 했습니다 그 결과 하프늄 이산화물 강유전체 소재 1nm 또는 단위 셀 두개만으로도 강유전체를 만들 수 있다는 사실을 알게 됐습니다 이건 실리콘 위에 비정질 실리콘 이산화물을 얹고 그 위에 지르코늄 도핑된 하프늄 이산화물을 두께 1nm로 올린 모습입니다 이 1nm 필름이 강유전체 소재입니다 강유전체 소재는 압전 성질도 띄고 있어서 이 압전 성질을 활용해 필름에 위상 콘트라스트를 입힐 수 있습니다 저희가 이 'Cal' 로고를 1nm 필름에 입힌 것을 볼 수 있습니다 이는 1nm 필름조차 매우 강유전체적임을 보여줍니다 물론 그렇게 얇은 필름이 강유전체라는 것이 피에조 현미경만으로 증명되지는 않습니다 그래서 저희는 전기 측정을 시행했고 그 결과 이렇게 멋진 나비형 커브를 얻었습니다 이 이력 동작은 제가 몇 슬라이드 전에 보여드렸던 겁니다 이렇게 이 초박막 강유전체에서 아주 강한 전기를 탐지했습니다 여기서 한 가지 주목할 점은 말씀드렸듯이 기존의 강유전체에서는 두께를 줄이면 강유전성이 약해졌지만 이에 비해 이 새 필름에서는 두께를 줄이면 줄일수록 강유전성이 더 강해진다는 것입니다 이는 이 새로운 유형의 강유전체 즉 도핑된 하프늄 이산화물 소재가 기존 강유전체와 근본적으로 다르다는 것을 뜻합니다 따라서 이 소재는 첨단 전자 장치에 굉장히 적합합니다 강유전체를 첨단 장치에 쓰기 어렵게 만드는 근본적 문제가 이 새로운 유형의 소재에서는 해결되었기 때문입니다 그리고 1nm 필름이라고 해도 여전히 강유전체입니다 기존 강유전체가 너무 얇아서 강유전성을 잃는 영역에 이 필름 강유전체로 만들면 어떨까요? 이건 저희의 가정인데 제 생각에 이 필름을 비정질적이고 원자적으로 매끄러운 이산화규소 위에서 성장시킬 수 있을 것 같습니다 그렇게 되면 필름 두께를 줄일수록 상부 금속의 변형이 더욱 강해집니다 그래서 이 필름은 보통 애피택셜 기판에 성장시키는 기존 페로브스카이트와 달리 두께를 줄일수록 강유전성이 강해지는 것입니다 그러므로 변형률은 위에 무엇이 있는지가 아니라 기판에 의해 대체로 결정됩니다 이 가설의 증거로서 아까 보셨던 같은 필름의 두 영역에 나타난 나비 모양 커브를 보여드리겠습니다 한쪽 영역에는 응력을 가할 소재로 사용된 금속 전극이 있고 다른 영역에는 금속 전극이 없습니다 필름에 응력을 가하는 금속 전극이 없으면 강유전성이 나타나지 않습니다 이와 달리 필름에 금속을 씌우면 그 영역에 강유전성 동작이 나타납니다 그러나 정확한 메커니즘은 아직 규명되지 않았습니다 한편 이 소재는 2단위셀 두께로 매우 얇은데 굉장히 강한 강유전체입니다 아주 얇은 강유전체 소재를 찾았으니 이제 응용 분야를 모색할 수 있습니다 먼저 살펴볼 응용 분야는 터널 접합입니다 1nm 필름으로 터널링을 살펴볼 수 있습니다 여기서 흥미로운 건 터널링이 강유전체 소재 너머로 나타날 때 터널링 전류가 분극화의 방향에 의존한다는 것입니다 이건 다음과 같이 이해할 수 있습니다 예를 들어 두 금속 사이에 얇은 강유전체가 있다고 하죠 도핑된 하프늄 이산화체라고 치면 밴드갭이 6V입니다 그렇다면 이 강유전체를 고밴드갭 반도체로 볼 수 있습니다 이 금속 이산화체 접합을 보면 금속 이산화체 표면에 쇼트키 장벽이 있습니다 이 장벽의 높이는 분극화에 따라 달라집니다 분극화가 왼쪽에서 오른쪽을 가리키면 여기가 양전하, 여기는 음전하가 되고 이쪽 방향의 장벽이 줄어들지만 다른 방향의 장벽은 높아집니다 분극화를 전환하면 반대 현상이 벌어지죠 그 결과 이 접합을 흐르는 터널링 전류가 달라집니다 이건 흔히 강유전체 터널 접합이라고 부릅니다 이에 대해 생각해 보면, 만약 이걸 메모리로 사용하는 경우 아주 얇은 강유전체가 필요합니다 터널링 이산화체가 두껍다면 접합으로 흘러 들어오는 전류가 매우 적을 테니까요 그러면 그 메모리를 읽어 들이기가 매우 어렵고 느릴 겁니다 이곳을 흐르는 전류를 아주 높게 해야 하는데 그러려면 얇은 이산화체가 필요합니다 두 전극 사이에 낀 1nm 필름에 대해서 살펴보면 이것은 저희가 이 메모리에 사용하는 펄스 도식을 나타냅니다 우선 상태를 작성한 다음 작은 전압을 사용해서 상태를 읽어 들입니다 그런 다음 이 상태를 반대 방향에 작성합니다 그러니까 이건 반대 극성을 지닌 겁니다 그런 다음 작은 그리드 전압을 사용해서 상태를 읽습니다 이렇게 하면 두 상태에 대한 두 전류량이 흐르게 되며 여기에 전압을 적용함으로써 소재의 상태를 전환할 수 있습니다 여기서 밝혀낸 것은 온오프 비율이 10배 이상인 10A/cm² 정도의 터널링 전류를 얻을 수 있다는 사실입니다 이 조합은 강유전체 접합 가운데 상당히 높은 축에 해당합니다 그래서 저희는 초박막 강유전체 필름에 매우 기대가 큽니다 다시 말씀드리지만 이 필름은 호환되는 방식으로 실리콘에서 직접 성장시키고 되돌릴 수 있습니다 그렇게 보면 이 기술은 가능성 있는 메모리 솔루션이 되는 거죠 제가 말씀드릴 두 번째 응용 분야는 네거티브 커패시턴스 트랜지스터입니다 시간 관계상 네거티브 커패시턴스에 대해 간단하게만 설명하겠습니다 강유전체 소재가 갖는 에너지 경관에 대해서는 이미 말씀드린 바 있죠 이 가운데 영역을 보시면 이 영역에서 소재의 전기용량이 사실 음의 값입니다 잠재적 에너지는 E∙dp임을 알 수 있습니다 분극화와 전기장 특징을 비교해 볼 때 여기서 필요한 것은 잠재적 에너지 함수의 도함수입니다 그걸 나타낸 것이 이 왼쪽 그래프입니다 도함수를 구하고 나면 이 'W'가 S 곡선으로 보이기 시작합니다 이건 전하를 나타내는 P이고 이건 전기장입니다 이 노란색 박스 내에서 전기장, 즉 전기용량과 관련된 분극화 기울기를 보면 전기용량이 음의 값이고, 이 가운데 영역과 일치합니다 그렇다면 네거티브 커패시턴스를 확보하면 뭘 얻을 수 있을까요? 이런 상황을 생각해 보겠습니다 저한테 트랜지스터가 있고 이 네거티브 커패시턴스 영역에서 편향된 강유전체를 게이트 유전체로 사용했다고 해 보죠 그렇다면 MOSFET은 게이트 유전체의 직렬 연결일 것이고 반도체 전기용량 및 단채널 전기용량 등 기타 모든 전기용량은 C₂로 나타날 것입니다 표면 전위를 보면 표면 전위의 차이는 C₁을 C₁+C₂로 나누고 공급 전압을 곱한 값이 됩니다 만약 게이트 절연막인 C₁이 음의 값이면 dψs 는 C₁을 C₁-C₂로 나누고 dVG 를 곱한 값으로 나타낼 수 있습니다 다시 말해 dψs는 dVG 보다 클 수 있으며 이는 증폭이 가능하다는 의미입니다 따라서 채널에서 표면 전위는 공급 전압보다 더 빠르게 변할 수 있으며 이는 기존 MOFET에서 이 검은색 곡선의 dVG가 나왔다면 네거티브 커패시턴스의 경우 표면 전위를 증폭해서 이런 빨간색 곡선을 볼 수 있다는 것을 의미합니다 다시 말해 같은 누설전류에 대해 보다 적은 전압에서 온전류를 얻고 공급 전압 요구치를 낮출 수 있다는 거죠 앞서 이미 첨단 트랜지스터에는 2nm 이하로 얇은 강유전체가 필요하다고 말씀드렸는데 네거티브 커패시턴스 운용의 경우 가장 적절한 상태는 2nm 이하인 강유전체를 사용하는 게 좋습니다 이제 2nm 강유전체를 합성하는 방법을 알아냈으니 이 1.8nm HZO의 SiO₂ 트랜지스터 즉 지르코늄 도핑 하프늄 이산화체를 개발했습니다 이것은 실험적으로 측정된 드레인 전류와 게이트 전압 특징입니다 이 빨간색 선이 두꺼워 보이는데 저희가 여러 장치로 측정을 해서 여기 많은 장치가 나타났기 때문입니다 이 빨간 선은 1.8nm 강유전체가 있는 네거티브 커패시턴스 FET를 나타냅니다 이 파란 선은 하프늄 이산화체, 즉 기존의 유전체인데 저희는 이걸 레퍼런스 장치라고 합니다 여길 보시면 이 기존 트랜지스터에 비해 네거티브 커패시턴스 FET가 더 나은 문턱 전압 이전 스윙값을 나타내며 누설전류도 훨씬 많습니다 여기서 이 빨간 선을 왼쪽으로 움직여서 이 트랜지스터에서 둘 다 동일한 누설전류 네거티브 커패시턴스를 갖게 하면 더 적은 전압으로 동일한 온전류를 얻게 될 것입니다 그러면 문턱 전압 이전 스윙값도 더 좋고, 기울기도 더 좋고 기본적으로 전기에서 유전체가 더 좋다는 것이니 단순한 High-K라고 생각하실 수도 있습니다 그러나 제가 말씀드리고 싶은 것은 이건 일반적인 High-K가 아니라는 겁니다 장치를 자세히 보면 그 이상의 의미가 있습니다 트랜지스터에서 얻을 수 있는 가장 낮은 전류는 보통 게이트 유도 드레인 누설에 의해 결정됩니다 이걸 보통 GIDL 전류라고 합니다 제 아이디어는 에너지 밴드 다이어그램을 봤을 때 드레인 측면에서 게이트 전압을 줄이면 이 장벽이 계속 올라간다는 겁니다 그 결과 전자가 바디에서 드레인으로 터널링하면서 이 작은 전류를 형성합니다 High-K 소재를 사용하면 게이트 제어가 높아질 뿐 아니라 이 드레인 쪽에서 전기장이 증가하며 그렇게 되면 더 높은 유전율을 얻습니다 단지 기울기가 더 좋아질 뿐만 아니라 GIDL 전류가 늘어나기 때문에 누설전류는 저하됩니다 이건 산업 표준 TCAD 시뮬레이터를 사용한 것인데 이 파란 선이 유전율이 높은 레퍼런스입니다 이 회색 선은 스윙이 개선됐지만 누설전류는 저하되었습니다 이와 달리 저희가 관측한 네거티브 커패시턴스 트랜지스터에서는 스윙이 증가할 뿐 아니라 누설전류도 향상됐습니다 따라서 이건 단순한 High-K가 아닙니다 이 동작을 기존 정전기학으로는 설명할 수가 없습니다 더 자세히 보시면 네거티브 커패시턴스 트랜지스터에 대한 문턱 전압 이전 스윙값이 초기에 드레인 전류 증가로 인해 향상되는 것을 알 수 있습니다 이 또한 기존 정전기학으로는 설명이 안 됩니다 예를 들여 베이스라인 MOSFET를 보면 문턱 전압 이전 스윙값은 드레인 전류 증가에 따라 계속 증가합니다 이는 기존 정전기학에서 예상되는 대로입니다 그러나 네거티브 커패시턴스 트랜지스터를 보면 처음에는 향상되다가 악화됩니다 다시 말씀드리지만 이건 일반 정전기학으로는 설명이 안 됩니다 한편 이 산업 표준 TCAD 소프트웨어에서 강유전체 모델을 트랜지스터 내의 전자 이동과 함께 사용할 경우 모델과 실험 데이터가 아주 잘 맞아떨어지게 됩니다 예를 들어 이 빨간 선과 파란 선을 보시면 이건 사실 이 실험 데이터에서 나온 평균이 아닙니다 이 장치에 대한 저희의 모델링입니다 보시다시피 데이터와 모델 사이에서 아주 좋은 동작을 얻었습니다 이 모델의 타당성을 검증하기 위해 모델을 한쪽 게이트 길이에 맞춰 조정했습니다 이건 모델 계산과 여러 게이트 길이 및 2개의 드레인 전압에 대해 실험적으로 측정한 데이터를 그래프로 나타낸 것입니다 이건 작은 드레인 전압, 이쪽은 높은 드레인 전압입니다 보시다시피 한쪽 게이트 길이에 맞춰 조절함으로써 여러 게이트 전압, 여러 채널 길이, 두 드레인 전압에서 나타나는 동작을 설명할 수 있었습니다 이를 통해 저희는 강유전체 모델로 사용한 모델이 이 장치의 기본 물리학적 원리를 포착했다고 확신했습니다 이건 제가 앞서 보여드렸던 내용입니다 이것이 실리콘 트랜지스터 위에 강유전체를 사용해서 곡선을 가파르게 만들었던 동기였습니다 그 결과 기존 트랜지스터보다 낮은 전압에서 온전류에 도달했습니다 이건 좀 더 나은 트랜지스터입니다 채널 길이가 30nm으로 짧은 트랜지스터 위에 초박막 강유전체를 조립했습니다 이런 효과가 나타납니다 곡선을 가파르게 해서 더 낮은 전압에서 온전류에 도달하게 했습니다 그와 동시에 누설전류도 낮습니다 즉 더 낮은 전압에서 온오프 비율을 대폭 높인 것입니다 지금까지 네거티브 커패시턴스 트랜지스터의 가능성에 대해 알아봤습니다 여기서 좋은 점은 이걸 달성하는 데 필요한 강유전체 소재가 이미 생산 도구에서 테스트됐다는 것입니다 예를 들어 2017년에 글로벌파운드리는 자사의 40nm 핀펫 트랜지스터 위에 강유전체를 얹은 결과를 제시했습니다 아주 대규모 집적의 경우 이미 그런 방향으로 나아가고 있습니다 다시 말씀드리지만 제 얘기는 전자 장치의 지속적인 발전을 위해서는 아주 얇은 유전체 소재가 필요하다는 것입니다 강유전체는 새 기능을 더해 주지만 그러려면 아주 얇아야 합니다 그리고 저희는 그것이 가능하다는 점을 입증했습니다 강유전체 메모리와 관련하여 마지막으로 다룰 주제는 지난 수년간 강유전체 연구 분야에서 주목을 받았던 영역인데요 기본 아이디어는 간단합니다 기본 아이디어는 말씀드렸듯이 강유전체 소재가 영구 쌍극자를 갖는다는 것입니다 트랜지스터 위에 넣고 충분히 분극화를 하면 이 영구 쌍극자가 트랜지스터의 VT를 변형하며 그 결과 분극화가 어느 방향을 가리키는지에 따라 두 개의 변형된 전류 전압 특징이 나타나게 됩니다 그러면 메모리를 만들 수 있죠 단일 트랜지스터 강유전체 메모리가 가능해지므로 굉장히 밀도 높은 메모리가 됩니다 NCFET를 설명할 때 말씀드렸듯이 집적의 측면에서는 소재인 도핑된 하프늄 이산화체 기반 강유전체 메모리가 이미 대규모 집적에서 사용되고 있습니다 글로벌파운드리의 22nm FDSOI 플랫폼이 그 예시입니다 이 스케일 기술에서는 메모리 동작이 아주 좋고 변형에도 제법 뛰어납니다 강유전체 메모리 장치의 큰 문제 하나는 내구성입니다 보시다시피 1만 번 장치를 전환하거나 장치에 작성할 때쯤이면 동작이 대폭 저하되기 시작합니다 10⁵ 정도가 되면 메모리 간격이 사라져 버립니다 다시 말해 두 상태를 구분할 수 없게 되는 것입니다 왜 이런 현상이 발생하는지도 논의를 해볼 수 있습니다 하지만 시간 관계상 학계에서는 두 가지 효과가 이 현상을 일으키는 것으로 동의가 이뤄졌다고만 말씀드리죠 첫째는 분극화가 계면 산화체 내에 전기장을 많이 형성하여 계면 산화체를 파괴하는 효과입니다 그 결과 장치가 파괴됩니다 둘째는 이 장치를 계속 순환시킬 때 기존에는 심지어 이 논문에서도 6~7nm의 강유전체 소재가 사용됐습니다 저희는 이 소재에 작성하고 전압을 적용할 때 체적에 전하를 구속하기 시작하고 그러면 이 전하가 구속된 체적이 강유전체 분극화의 반대 방향으로 작용합니다 이걸 계속 진행해서 점점 더 많은 전하를 소재 체적에 밀어 넣다 보면 일정 지점에서 강유전체에 나타났던 이력 또는 메모리 간격이 완전히 무효화됩니다 이 논문은 아직 리뷰 중인데, 이 두 문제를 해결하기 위해 최근 저희는 High-K, 고유전율 계면층을 사용했습니다 전기장은 소재의 유전율에 따라 축소되므로 고유전율이 계면층의 전기장을 줄여 줄 것이라는 발상입니다 또 저희가 취한 조치는 초박막 강유천제를 사용할 줄 알기 때문에 7~8nm이 아니라 4nm 강유전체를 소재 위에 성장시켰습니다 이렇게 하면 체적 전하 구속이 대폭 줄어듭니다 첨단 트랜지스터에 사용되는 High-K 게이트 계면층을 보면 잘 알 수 있습니다 이 둘을 결합하여 나온 이 데이터는 순환 내구성을 나타냅니다 다시 말해 앞뒤로 쓰는 겁니다 보시다시피 이 장치는 10¹⁰ 순환 후에도 두 상태의 분리를 안정적으로 유지합니다 즉 이전 슬라이드에서 봤던 것보다 거의 다섯 자리는 더 큽니다 이는 얇은 강유전체에 더 나은 계면층을 결합하면 강유전체 메모리의 내구성이 크게 높아진다는 사실을 보여줍니다 메모리가 10¹⁰ 순환을 넘어가면 최종 레벨 캐시 응용에서도 매우 흥미로워지기 시작합니다 이 또한 강유전체 응용이 매우 기대되는 분야입니다 이제 발표를 마무리하겠습니다 제가 강조하고 싶었던 것은 강유전체 소재가 전자 장치의 기능을 강화하는 새로운 가능성을 제시한다는 사실이었습니다 그러나 강유전체 소재의 주요 문제 중 하나는 두께를 줄이기가 아주 힘들다는 것이었습니다 첨단 미세 장치에는 2~4nm 강유전체 소재가 꼭 필요합니다 그래서 지난 수년간 저희는 이 문제를 해결하기 위해 노력했고 그 결과 실리콘과 공정이 호환되는 도핑된 하프늄 이산화 강유전체 소재에서는 1nm 두께 필름도 강한 강유전성을 띈다는 사실을 밝혀냈습니다 그리고 이 얇은 강유전체를 통해 주요 강유전체 응용 사례를 제시했습니다 강유전체 터널 접합 온오프 비율이 더 좋고 운영 전압이 더 낮은 네거티브 커패시턴스 트랜지스터 등을 선보였습니다 또한 내구성이 높은 강유전체 메모리 장치도 제시했습니다 따라서 저는 강유전체 소재의 두께에는 아무런 근본적인 장애물이 없으며 우리는 이 소재가 향후 장치에 사용될 아주 흥미로운 소재 시스템이 될 것이라고 봅니다 발표는 이상으로 마치고 지난 수년간 저를 도와준 학생들과 박사후 연구원들께 감사드립니다 그리고 강유전체 연구에서 오랜 기간 협업해 주신 후천밍 교수님께도 감사드립니다 감사합니다 이제 한국 학자 두 분을 초대하겠습니다 먼저 기조 강연의 첫 연사분을 소개하겠습니다 최창환 교수님은 한양대 신소재공학부 교수이자 학과장을 맡고 계십니다 한양대와 오스틴 텍사스대에서 신소재공학 석사, 박사 학위를 각각 취득하셨습니다 또한 오스틴 텍사스대에서 전자 및 컴퓨터공학 박사 학위도 취득하셨습니다 한양대에 오시기 전에 미국 뉴욕 요크타운 하이츠의 하이츠의 IBM 토마스 J 왓슨 연구센터에서 연구원으로 일하면서 45nm, 32nm, 22nm 기술을 위한 반도체 소재, 장치 제조 공정 특징화 및 모델링을 연구하셨습니다 교수님의 주요 관심 분야는 첨단 메모리 및 논리 장치 응용을 위한 나노전자 장치, 소재, 공정 개발입니다 이제 발표를 들어보겠습니다 안녕하세요 한양대 신소재공학부의 최창환입니다 우선 최종현학술원에 초대받아 제 연구 결과를 말씀드리게 되어 대단히 영광입니다 오늘은 반도체 장치의 미세화 한계를 극복할 대안이 될 수 있는 3D 집적 기술을 소개하겠습니다 제 발표의 개요는 이렇습니다 우선 3D 집적을 하는 이유부터 말씀드릴 겁니다 왜 3D 집적으로 전환해야 할까요? 그런 다음 이미 반도체 업계에서 구현되고 있는 3D 이종 집적화로 넘어가서 몇 가지 예시를 보여드리고 모놀리식 3D 집적을 소개하겠습니다 특히 저희 연구실이 2020 IEDM에서 소개했던 M3D 애플리케이션의 예시 하나를 보여드릴 것입니다 그 뒤에 저희 연구실의 M3D 또는 3D 집적의 연구 결과를 하나 더 보여드리겠습니다 바로 CMOS 및 메모리 배열로 구성된 3D 뉴로모픽 시스템입니다 그런 다음 발표를 요약하고 마무리하겠습니다 반도체 기술은 다양한 소재, 공정 기술 장치 구조, 설계, 시스템이 도입되면서 진화해 왔습니다 2019년 ERI가 발표한 이 차트는 연간 단위 면적당 트랜지스터의 수를 보여줍니다 반도체 기술의 역사적 변화는 리소그래피, 소재, 장치, 설계, 시스템으로 나타납니다 미세화의 관점에서 보면 고전적 미세화 시기에서 90nm까지 줄었습니다 그 이후는 효과적 미세화 시기입니다 각 시기를 자세히 살펴보겠습니다 리소그래피의 경우 KrF와 ArF가 사용됐고 지금은 EUV가 있습니다 추가적인 장치 미세화도 예상됩니다 소재의 경우 90nm의 Sige와 45nm의 하이-K 메탈 게이트가 큰 영향을 미쳤습니다 이 소재를 제외한 나머지 소재는 이미 구현됐으며 새로운 소재들이 예상됩니다 장치 쪽에서는 평판 장치가 22nm에서 3D 핀펫으로 바뀌었으며 현재는 지느러미가 길어진 개선형 핀펫이 구현되고 있습니다 5nm 또는 3nm 밑으로는 게이트 올 어라운드 트랜지스터로 또 한 번의 장치 구조 변경이 예상됩니다 설계 측면에서는 설계 기술 공동 최적화가 이뤄지고 있으며 뉴로모픽 컴퓨팅 등 새로운 컴퓨팅 시스템의 출현이 예상됩니다 시스템에서는 이종 및 모롤리식 3D 집적과 같은 3D 집적 기술이 향후 10년 동안 자리잡을 것으로 보입니다 결국 미래는 3D 집적기술 입니다 ERI는 2020년에 보고서를 하나 더 발행했습니다 이번에도 연도별 퍼포먼스의 성능과 수를 4개의 시기로 나눴습니다 지오메트릭 미세화, BEOL 미세화, 3D 장치를 거쳐 이제는 대안 소재, 영역별 기능, 3D 아키텍처를 활용한 이종 집적이 이뤄지고 있습니다 이는 3D 집적을 강조합니다 3D 집적은 반도체 산업 발전의 중요한 원동력으로 예상되고 있습니다 아시다시피 반도체 장치는 미세화를 통해 성능을 높여 왔지만 공정의 복잡성 때문에 미세화가 어려워졌습니다 장치 미세화의 어려움은 기술적이기도 하지만 비용 문제이기도 합니다 트랜지스터당 비용 절감은 28nm 기술 즈음부터 느려지기 시작했습니다 장치 조립 비용의 관점에서 많은 팹리스 회사들은 28nm 기술 노드 이후로 투자 대비 성능 개선이 지지부진하다고 주장합니다 비용 측면에서 효과적인 미세화는 계속될 것입니다 따라서 미세화 전략 외에 다른 접근법이 필요합니다 반도체 장치 미세화뿐 아니라 전력 미세화도 고려해야 합니다 반도체 기술 노드가 발전함에 따라 트랜지스터 딜레이는 줄어들지만 인터커넥트 RC 딜레이가 증가하면서 성능과 전력 소비에서 문제가 발생합니다 그와 동일한 추세가 오른쪽 차트에서 나타납니다 첨단 기술 노드로 갈수록 배선 지연이 뚜렷해집니다 배선 길이가 길어지고 2D 미세화가 인터커넥트 문제를 완화하지 못하면서 배선 지연이 문제가 됩니다 다른 접근방법을 생각해야합니다 막대한 데이터와 다양한 기능을 늘리는 방안을 생각해야 합니다 우리는 일상적으로 고성능 컴퓨팅, 모바일 전자 기기, 여러 센서 등 다양한 전자 제품을 사용하여 SNS로부터 막대한 데이터를 생성합니다 이것들을 어떻게 관리할까요? 다양하게 기능화된 전자 장치 새로운 전자 장치가 더 많이 연결돼야 합니다 즉 장치 미세화와 다양한 기능이 모두 필요한 거죠 이 슬라이드는 여러 용도로 사용되는 다양한 전자 기기를 보여줍니다 모바일 프로세서, 모바일 웨어러블, 고성능 프로세싱 적층 DRAM, HBM, RF 칩, GPU 코어 등이 있습니다 이 다양한 반도체 장치는 여러 기능을 수행해야 하며 PoP, SiP, WLP, 파티셔닝 등의 방식으로 집적되었습니다 모두 패키징 및 3D 집적과 연관되어 있습니다 이 기능을 사용하려면 패키징과 3D 직접이 필요한 것을 알 수 있습니다 그렇다면 반도체 개발에 어떤 경로를 택해야 할까요? 4가지 방법이 있습니다 지오메트릭 미세화 장치 미세화 회로 미세화 구조 미세화가 있습니다 주로 리소그래피에 의한 지속적인 지오메트릭 미세화입니다 예를 들면 극자외선 리소그래피(EUVL)가 있습니다 다음은 장치 미세화입니다 장치 구조는 평판, 핀펫을 거쳐 5 또는 3nm 이하에서는 게이트 올 어라운드로 바뀝니다 다음은 회로 미세화입니다 단일 칩 시스템이나 첨단 패키징이 여기에 해당합니다 3D 이종 집적도 여기에 속하죠 구조 미세화의 예시는 현재 구조에서 스토리지 클래스 메모리로 메모리 계층 구조가 변경되는 것입니다 이와 관련하여 반도체 개발을 위한 3D 집적의 중요성에 대해 말씀드리고자 합니다 우리가 도시 거주 공간 부족을 고층 건물로 해결하려고 하듯이 2D 미세화의 한계는 3D 집적 공정으로 해결할 수 있습니다 또한 3D 집적으로 인터커넥트 길이를 줄임으로써 RC 딜레이와 전력 소비도 줄일 수 있고 여러 기능을 가진 장치를 3D로 적층하여 기능성을 극대화할 수 있습니다 역사적으로 개별 소자가 집적되어 왔으나 이제는 2D 집적 소자를 3D로 집적할 수 있을 것으로 기대됩니다 미세화 한계, 전력 문제, 다양한 장치 기능, 비용을 고려하면 3D 집적 방식은 갈수록 중요해질 것입니다 DARPA-ERI 프로그램은 2018년부터 4가지 영역에 대규모 투자를 시작했습니다 신소재와 장치 특화된 기능 설계 및 보안, 3D 이종 집적입니다 이들의 연구 프로그램에서 인사이트를 얻을 수 있습니다 다시 말씀드리지만 3D 이종 집적도 포함돼 있습니다 따라서 모두들 3D 집적이 중요하다고 보고 있는 겁니다 일반적으로 패키징 쪽에서 일하는 분들은 3D 집적 공정을 3D 패키징 또는 이종 집적이라고 합니다 그러나 보다 큰 관점에서 3D 집적 공정은 3D 패키징과 모놀리식 3D를 모두 포함할 수 있습니다 3D 패키징의 예시로는 실리콘 인터포저, 메모리 적층 HBM 등이 있으며 M3D에는 3D SOC가 포함됩니다 3D 이종 집적으로 조립된 반도체 칩의 실제 이미지를 보여드리겠습니다 이 슬라이드는 이미지 센서, 인터포저 적층, 메모리 적층 분야의 초기 3D 이종 집적을 보여주는 예시입니다 시간이 지남에 따라 3D 구조가 복잡해지고 있습니다 이제 3D 집적이 트렌드로 변했습니다 이종 집적이란 무엇일까요? 따로 제조나 테스트된 부품을 보다 높은 수준의 조립으로 집적하여 성능과 특징을 개선하는 것을 말합니다 예를 들어 이것은 인텔 아질렉스 FPGA 칩인데 다양한 유형의 IC가 집적되어 있습니다 10nm 기반 FPGA, HBM, 기타 칩렛들이 EMIB라는 기술로 연결돼 있습니다 다음 슬라이드로 넘어가기 전에 3DIC, 패키지, 보드의 정의를 알아보겠습니다 목적과 용도에 따라 다르지만 반도체 칩을 분해했을 때의 구조는 대체로 이렇습니다 이것은 PCB 보드와 패키지 보드입니다 사각형 영역을 보고 있습니다 메모리 또는 장치는 TSV를 통해 연결되며 적층 메모리는 마이크로 범프로 실리콘 인터포저에 연결돼 있습니다 다른 IC도 여러 영역에 연결돼 있고요 이 영역은 3D IC라고 하는데 C4 범프를 통해 패키지 기판에 연결된 3D IC를 패키지라고 합니다 이런 용어를 알면 이종 집적을 이해하는 데 도움이 됩니다 다음은 칩렛 집적의 예시입니다 다양한 칩을 단일 보드에 배치하여 연결하는 칩렛 집적은 3D 이종 집적의 핵심 기술입니다 FCMCM, 즉 플립 칩 멀티 칩 모듈에서는 2.1D 또는 2.5D에서는 SOC, HBM, RF 등 여러 칩이 박막 필름 또는 인터포저라는 매개체에 배치됩니다 그런 다음 서로 연결됩니다 EMIB는 일종의 2.5D입니다
전체가 아닌 특정 영역에만 인터포저를 사용하는 방식입니다 FOEB 또는 FOMCM 이것들은 3D 구조입니다 여러 칩이 다양한 기술 노드를 사용해서 조립됩니다 함께 집적됩니다 이 방법을 통해 칩렛 기술은 다양한 칩을 집적하여 기능을 향상할 수 있습니다 여러 유형의 칩을 연결하려면 인터커넥트 밀도를 높여야 합니다 인터커넥트 밀도는 범프 피치와 범프 밀도에 영향을 받는데 이는 전력 소비에 영향을 미칩니다 피치 길이가 줄어들면서 다양한 2D 및 3D 기술이 도입됐습니다 패키지가 표준에서 2.5D, 3D 이종 집적으로 바뀌면서 범프 피치
2021-04-17